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【PCB設計】DDR3無法運行到額定頻率的案例分享
2021-05-15
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  在一些DDR3系列的文章中,雖然有一小部分案例是講問題的,但是寫出來只是為了介紹話題,只是止步於此。既然是個案,就必須把問題的來龍去脈描述清楚。這種情況下的問題是這樣的:

  某客戶有一塊板子,需要增加一些功能,想把原來的小板子改成大板子,但是出於成本的考慮,把原來的8層板換成了6層板。板子製作完成後,實際測試中會是DDR3。只有降頻到400MHz才能穩定工作,而之前的8層板可以穩定工作在533MHz。兩個版本的供電基本相同,主控和DDR3芯片的型號和批次也相同。客戶也更有經驗。經過調整驅動、ODT等多次嘗試,均無改善。後來,他們找到了我們。

  原因分析:大家都知道,一般DDR3在額定頻率以下運行,最直接的影響因素就是時序。時序裕量過小或不足會導致系統工作不穩定或根本無法運行。影響DDR3時序的主要因素有以下幾點:電源噪聲、串擾、等長匹配、信號質量等,只要以上幾大點沒有問題,DDR3的問題就會相對少一些(前提是硬件原理和軟件配置沒問題)。下面我們將分別處理各種因素。在這種情況下,最好使用消除方法。

  電源噪聲:電容分佈基本為0.1uF電容。沒有其他電容器。低頻最好加幾個大容量電容。但測試電源噪聲只有20mV左右,比較小,可以初步排除電源噪聲的影響。

  串擾問題:數據信號間距10.55mil,地址信號10mil;信號之間的間距為2H(W),線中心距為3H(W),如果空間允許,可以適當增加間距。

  • 地址信號的平均總長度為2000mil 減去400mil 的分支長度。可以粗略知道,master到其中一個粒子的長度為1600mil,而數據信號的最短長度僅為550mil。相差比較大,超過10億。

  這也是前後版本最大的區別。因為主控芯片沒有讀寫平衡功能,而且之前的8層板改為6層板,佈線空間的減少讓我們的工程師不用走太多。繞線,系統無法自動調整數據和時鐘的偏差,最終導致時序裕量不足。這應該是DDR3運行低於額定頻率的主要原因。