IC載板技術 - 電晶體封裝基板的行業介紹

1、電晶體封裝基礎

1.1. 電晶體製造工藝流程

電晶體製造的工藝過程由晶圓製造（Wafer Fabrication）、晶圓測試（wafer Probe/Sorting）、晶片封裝（Assemble）、測試（Test）以及後期的成品（Finish Goods）入庫所組成。

電晶體製造工藝流程

半導體器件製作工藝分為前道和後道工序，晶圓製造和測試被稱為前道（Front End）工序，而晶片的封裝、測試及成品入庫則被稱為後道（Back End）工序，前道和後道一般在不同的工廠分開處理。

前道工序是從整塊矽圓片入手經多次重複的制膜、氧化、擴散，包括照相製版和光刻等工序，製成三極管、集成電路等電晶體元件及電極等，開發材質的電子功能，以實現所要求的元器件特性。

後道工序是從由矽圓片分切好的一個一個的晶片入手，進行裝片、固定、鍵合聯接、塑膠灌封、引出接線端子、按印檢查等工序，完成作為器件、部件的封裝體，以確保元器件的可靠性，並便於與外電路聯接。

1.2. 封裝的基本定義和內涵

封裝（packaging，PKG）：主要是在電晶體製造的後道工程中完成的。 即利用膜技術及微細連接製程，將電晶體元器件及其他構成要素在框架或基板上佈置、固定及連接，引出接線端子，並通過塑性絕緣介質灌封固定，構成整體主體結構的工藝。

封裝工程：是封裝與實裝工程及基板製程的總和。 即將電晶體、電子元器件所具有的電子的、物理的功能，轉變為適用於機器或系統的形式，並使之為人類社會服務的科學技術，統稱為電子封裝工程。

封裝一詞用於電子工程的歷史並不長。 在真空電子管時代，將電子管等器件安裝在管座上構成電路設備一般稱為組裝或裝配，當時還沒有封裝這一概念。 自從三極管、IC等電晶體元件的出現，改變了電子工程的歷史。 一方面，這些電晶體元件細小柔嫩； 另一方面，其效能又高，而且多功能、多規格。 為了充分發揮其功能，需要補强、密封、擴大，以便與外電路實現可靠地電力聯接，並得到有效地機械支撐、絕緣、訊號傳輸等方面的保護作用。 “封裝”的概念正是在此基礎上出現的。

1.3. 封裝的功能

封裝最基本的功能是保護電路晶片免受周圍環境的影響（包括物理、化學的影響）。 所以，在最初的微電子封裝中，是用金屬罐（Metal Can）作為外殼，用與外界完全隔離的、氣密的方法，來保護脆弱的電子元件。 但是，隨著集成電路製程的發展，尤其是晶片鈍化層製程的不斷改進，封裝的功能也在慢慢异化。

一般來說顧客所需要的並不是晶片，而是由晶片和PKG構成的半導體器件。 PKG是半導體器件的外緣，是晶片與實裝基板間的介面。 囙此無論PKG的形式如何，封裝最主要的功能應是晶片電力特性的保持功能。

通常認為，電晶體封裝主要有電力特性的保持、晶片保護、應力緩和及尺寸調整配合四大功能，它的作用是實現和保持從集成電路器件到系統之間的連接，包括電學連接和物理連接。 現時，集成電路晶片的I/O線越來越多，它們的電源供應和訊號傳送都是要通過封裝來實現與系統的連接。 晶片的速度越來越快，功率也越來越大，使得晶片的散熱問題日趨嚴重，由於晶片鈍化層質量的提高，封裝用以保護電路功能的作用其重要性正在下降。

1.4. 封裝的範圍

1.4.1. 微電子封裝的三個層次

通常，從FAB廠製造的晶圓開始，可以將電子封裝，按照製造的時間先後順序分為三個層次。

微電子封裝的三個層次

1.4.2. 微電子封裝工程和電子基板

微電子封裝是一個複雜的系統工程，類型多、範圍廣，涉及各種各樣材質和工藝。 可按幾何維數將電子封裝分解為簡單的“點、線、面、體、塊、板”等。

電子基板是電晶體晶片封裝的載體，搭載電子元器件的支撐，構成電子電路的基盤，按其結構可分為普通基板、印製電路板、模塊基板等幾大類。 其中PCB在原有雙面板、多層板的基礎上，近年來又出現積層（build-up）多層板。 模塊基板是指新興發展起來的可以搭載在PCB之上，以BGA、CSP、TAB、MCM為代表的封裝基板（Package Substrate，簡稱PKG基板）。 小到晶片、電子元器件，大到電路系統、電子設備整機，都離不開電子基板。 近年來在電子基板中，高密度多層基板所占比例越來越大。

微電子封裝所涉及的各個方面幾乎都是在基板上進行或與基板相關。 在電子封裝工程所涉及的四大基礎製程，即薄厚膜製程、微互連製程、基板製程、封接與封裝技術中，基板製程處於關鍵與覈心地位。 隨著新型高密度封裝形式的出現，電子封裝的許多功能，如電力連接，物理保護，應力緩和，散熱防潮，尺寸過渡，規格化、標準化等，正逐漸部分或全部的由封裝基板來承擔。

微電子封裝的範圍涉及從電晶體晶片到整機，在這些系統中，生產電子設備包括6個層次，也即裝配的6個階段。 我們從電子封裝工程的角度，按習慣一般稱層次1為零級封裝； 層次2為一級封裝； 層次3為二級封裝； 層次4、5、6為三級封裝。

1.4.3. 封裝基板和封裝分級

從矽圓片製作開始，微電子封裝可分為0、1、2、3四個等級，涉及上述六個層次，封裝基板（PKG基板或Substrate）製程現涉及1、2、3三個等級和2～5的四個層次。

封裝基板主要研究前3個級別的電晶體封裝（1、2、3級封裝），0級封裝暫與封裝基板無關，囙此封裝基板一般是指用於1級2級封裝的基板材質，主機板（或載板）、剛撓結合板等用於三級封裝。

1）傳統集成電路（IC）封裝的主要生產過程

IC的封裝工藝流程可分為晶元切割、晶元粘貼、金線鍵合、塑封、鐳射列印、切筋打彎、檢驗檢測等步驟。

電晶體封裝流程

2） 電晶體封裝技術和工藝

2、電晶體封裝技術

2.1. 晶片封裝的實質

傳統意義的晶片封裝一般指安放集成電路晶片所用的封裝殼體，它同時可包含將晶圓切片與不同類型的晶片管脚架及封裝材質形成不同外形的封裝體的過程。 從物理層面看，它的基本作用為：為集成電路晶片提供穩定的安放環境，保護晶片不受外部惡劣條件（例如灰塵，水氣）的影響。 從電性層面看，晶片封裝同時也是晶片與外界電路進行資訊互動的連結，它需要在晶片與外界電路間建立低雜訊、低延遲的訊號回路。

然而不論封裝技術如何發展，歸根到底，晶片封裝製程都是採用某種連接管道把晶圓切片上的管脚與引線框架以及封裝殼或者封裝基板上的管脚相連構成晶片。 而封裝的本質就是規避外界負面因素對晶片內部電路的影響，同時將晶片與外部電路連接，當然也同樣為了使晶片易於使用和運輸。

晶片封裝製程越來越先進，管角間距越來越小，管脚密度卻越來越高，晶片封裝對溫度變化的耐受性越來越好，可靠性越來越高。 另外一個重要的名額就是看，晶片與封裝面積的比例。

此外，封裝技術中的一個主要問題是晶片佔用面積，即晶片佔用的印刷電路板（PCB）的面積。 從早期的DIP封裝，當前主流的CSP封裝，晶片與封裝的面積比可達1:1.14，已經十分接近1:1的理想值。 而更先進MCM到SIP封裝，從平面堆疊到垂直堆疊，晶片與封裝的面積相同的情况下進一步提高效能。

常用封裝

2.2. 電晶體封裝技術的發展歷史可劃分為三個階段

第一階段（20世紀70年代之前）

以通孔插裝型封裝為主； 典型的封裝形式包括最初的金屬圓形（TO型）封裝，以及後來的陶瓷雙列直插封裝（CDIP）、陶瓷-玻璃雙列直插封裝（Cer DIP）和塑膠雙列直插封裝（PDIP）等； 其中的PDIP，由於其性能優良、成本低廉，同時又適於大批量生產而成為這一階段的主流產品。

第二階段（20世紀80年代以後）

從通孔插裝型封裝向表面貼裝型封裝的轉變，從平面兩邊引線型封裝向平面四邊引線型封裝發展。 表面貼裝製程被稱為電子封裝領域的一場革命，得到迅猛發展。 與之相適應，一些適應表面貼裝製程的封裝形式，如塑膠有引線片式裁體（PLCC）、塑膠四邊引線扁平封裝（PQFP）、塑膠小外形封裝（PSOP）以及無引線四邊扁平封裝（PQFN）等封裝形式應運而生，迅速發展。 其中的PQFP，由於密度高、引線節距小、成本低並適於表面安裝，成為這一時期的主導產品。

第三階段（20世紀90年代以後）

電晶體發展進入超大規模電晶體時代，特徵尺寸達到0.18-0.25µm，要求電晶體封裝向更高密度和更高速度方向發展。 囙此，電晶體封裝的引線管道從平面四邊引線型向平面球栅陣列型封裝發展，引線製程從金屬引線向微型焊球方向發展。

在此背景下，焊球陣列封裝（BGA）獲得迅猛發展，並成為主流產品。 BGA按封裝基板不同可分為塑膠焊球陣列封裝（PBGA），陶瓷焊球陣列封裝（CBGA），載帶焊球陣列封裝（TBGA），帶散熱器焊球陣列封裝（EBGA），以及倒裝晶片焊球陣列封裝（FC-BGA）等。

為適應手機、筆記型電腦等可擕式電子產品小、輕、薄、低成本等需求，在BGA的基礎上又發展了晶片級封裝（CSP）； CSP又包括引線框架型CSP、柔性插入板CSP、剛性插入板CSP、園片級CSP等各種形式，目前處於快速發展階段。

同時，多晶片組件（MCM）和系統封裝（Si P）也在蓬勃發展，這可能孕育著電子封裝的下一場革命性變革。 MCM按照基板材質的不同分為多層陶瓷基板MCM（MCM-C）、多層薄膜基板MCM（MCM-D）、多層印製板MCM（MCM- L）和厚薄膜混合基板MCM（MCM-C/D）等多種形式。 SIP是為整機系統小型化的需要，提高電晶體功能和密度而發展起來的。 SIP使用成熟的組裝和互連製程，把各種集成電路如CMOS電路、Ga As電路、Si Ge電路或者光電子器件、MEMS器件以及各類無源元件如電阻、電容、電感等集成到一個封裝體內，實現整機系統的功能。

現時，電晶體封裝處於第三階段的成熟期與快速增長期，以BGA/CSP等主要封裝形式開始進入規模化生產階段。 同時，以SiP和MCM為主要發展方向的第四次製程變革處於孕育階段。

2.3. 電晶體封裝材質

電晶體元件的封接或封裝管道分為氣密性封裝和樹脂封裝兩大類，氣密性封裝又可分為金屬封裝、陶瓷封裝和玻璃封裝。 封接和封裝的目的是與外部溫度、濕度、氣氛等環境隔絕，除了起保護和電力絕緣作用外，同時還起向外散熱及應力緩和作用。 一般來說，氣密性封裝可靠性高，但價格也高。 現時由於封裝技術及材質的改進，樹脂封裝已占絕對優勢，但在有些特殊領域（軍工、航空、航太、航海等），氣密性封裝是必不可少的。

按封裝材質可劃分為：金屬封裝、陶瓷封裝（C）、塑膠封裝（P）。 採用前兩種封裝的電晶體產品主要用於航太、航空及軍事領域，而塑膠封裝的電晶體產品在民用領域得到了廣泛的應用。

金屬封裝、陶瓷封裝（C）、塑膠封裝（P）

2.4. 晶片電學（零級封裝）互連

在一級封裝中， 有個很重要的步驟就是將晶片和封裝體 （進行電學互連的過程，通常稱為晶片互連製程或者晶片組裝。為了凸顯其重要性，有些教科書也將其列為零級封裝。也就是將晶片上的焊盤或凸點與封裝體通常是引線框架用金屬連接起來。在微電子封裝中，半導體器件的失效約有一是由於晶片互連引起的，其中包括晶片互連處的引線的短路和開路等， 所以晶片互連對器件的可靠性非常重要。

常見的晶片電學互連有三種方式，分別是引線鍵合，載帶自動焊和倒裝焊。 通常，TAB和FC雖然互連的電學效能要比好，但是都需要額外的設備。 囙此，對於I/O數目較少的晶片，TAB和FC成本很高，另外，在3D封裝中，由於晶片堆疊，堆疊的晶片不能都倒扣在封裝體上，只能通過WB與封裝體之間進行互連。 基於這些原因，到目前為止，WB一直是晶片互連的主流製程，在晶片電學互連中佔據非常重要的地位。

晶片電學（零級封裝）互連

3、電晶體封裝的典型封裝工藝簡介

依據封裝管脚的排布管道、晶片與PCB板連接管道以及發展的時間先後順序，電晶體封裝可劃分為PTH封裝（Pin-Through-Hole）和SMT封裝（Surface-Mount-Technology）二大類，即通常所稱的插孔式（或通孔式）和表面貼裝式。

3.1.  針腳插裝製程（PTH）

針腳插裝封裝，顧名思義即在晶片與目標板的連接過程中使用插裝管道，古老而經典DIP封裝即屬於該種封裝形式。 在早期集成電路中由於晶片集成度不高，晶片工作所需的輸入/輸出管脚數較少，所以多採用該種封裝形式。 DIP封裝有兩種衍生封裝形式，即為：SIP和ZIP，只是為適應不同的應用領域，對傳統DIP封裝在封裝殼管脚排布和形狀上略有改進。

DIP,SIP,ZIP封裝

3.2. 表面貼裝封裝（SMT）

PTH封裝在機械連接强度上的優勢毋庸質疑，但同時也帶來一些負面效應。 PTH封裝中使用的貫通孔將大量佔用PCB板有效佈線面積，囙此現時主流的PCB板設計中多使用表面貼片封裝。

表面貼片封裝有很多種類，常用的封裝形式有：

-小型塑封電晶體（Small Outline Transistor，SOT）

-小引出線封裝（Small Outline Package，SOP）

-四方扁平無引線封裝（Quad Flat No-lead Package，QFN）

-薄小縮小外形封裝（Thin Small Shrink Outline Package，TSSOP）

-方型扁平式封裝（Quad Flat Package，QFP）

-方形扁平無引脚封裝（QFN）

從SOT到QFN，晶片封裝殼支持的管脚數越來越多，晶片封裝殼的管角間距越來越小。

表面貼片封裝管道的優點在於晶片封裝的尺寸大大下降，晶片封裝的管脚密度大大提升，與PTH封裝具有相同管脚數量時，表面貼片封裝的封裝尺寸將遠小於PTH封裝。 表面貼片封裝只佔用PCB板表層佈線空間，在使用多層佈線工藝時，封裝佔用的有效佈線面積大大下降，可以大大提高PCB板佈線密度和利用率。

SMT封裝

3.3. BGA

封裝伴隨著晶片集成度不斷提高，為使晶片實現更複雜的功能，晶片所需的輸入/輸出管脚數量也進一步提升，面對日趨增長的管脚數量和日趨下降的晶片封裝尺寸，微電子封裝提出了一種新的封裝形式BGA封裝。

BGA封裝的底部按照矩陣管道製作引脚，引脚的形狀為球形，在封裝殼的正面裝配晶片，有時也會將BGA晶片與球形管脚放在基板的同一側。 BGA封裝是大規模集成電路的一種常用封裝形式。 BGA封裝按照封裝殼基板材質的不同，可分為三類：塑膠BGA、陶瓷BGA、載帶BGA。

BGA封裝具有以下共同特點：

1）晶片封裝的失效率較低；

2）提升器件管脚數量與封裝殼尺寸的比率，减小了基板面積；

3）管脚共面較好，减少管脚共面損害帶來的焊接不良；

4）BGA引脚為焊料值球，不存在引脚變形問題；

5）BGA封裝引脚較短，輸入/輸出信號連結大大縮短，减少了因管脚長度引入的電阻/電容/電感效應，改善了封裝殼的寄生參數；

6）BGA球栅陣列與PCB板接觸點較多，接觸面積較大，有利於晶片散熱，BGA封裝有利提高封裝的封裝密度。

BGA封裝使用矩陣形式的管脚排列，相對於傳統的貼片封裝，在相同管脚數量下，BGA封裝的封裝尺寸可以做的更小，同時也更節省PCB板的佈線面積。

典型BGA封裝

3.4. 晶片級（CSP）封裝技術

CSP定義

根據J-STD-012標準的定義，CSP是指封裝尺不超過裸晶片1.2倍的一種先進的封裝形式。 一般認為CSP製程是在對現有的晶片封裝製程，尤其是對成熟的BGA封裝技術做進一步製程提升的過程中，不斷將各種封裝尺寸進一步小型化而產生的一種封裝技術。

CSP製程可以確保超大規模集成電路在高性能、高可靠性的前提下，以最低廉的成本實現封裝的尺寸最接近裸晶片尺寸。 與QFP封裝相比，CSP封裝尺寸小於管脚間距為0.5mm的QFP封裝的1/10； 與BGA封裝相比，CSP封裝尺寸約為BGA封裝的1/3。

當封裝尺寸固定時，若想進一步提升管脚數，則需縮小管脚間距。 受制於現有工藝，不同封裝形式存在工藝極限值。 如BGA封裝矩陣式值球最高可達1000個，但CSP封裝可支持超出2000的管脚。

CSP的主要結構有內芯晶片、互連層、焊球（或凸點、焊柱）、保護層等幾大部分，晶片與封裝殼是在互連層實現機械連接和電性連接。 其中，互連層是通過載帶自動焊接或引線鍵合、倒裝晶片等方法，來實現晶片與焊球之間的內部連接，是CSP關鍵組成部分。

目前有多種符合CSP定義的封裝結構形式，其特點有：

1）CSP的晶片面積與封裝面積之比與1:1的理想狀況非常接近，絕對尺寸為32mm2，相當於BGA的三分之一和TSOP的六分之一，即CSP可將記憶體容量提高3～6倍之多。

2）測試結果顯示，CSP可使晶片88.4的工作熱量傳導至PCB，熱阻為35℃/W- 1，而TSOP僅能傳導總熱量的71.3，熱阻為40℃/W- 1。

3）CSP所採用的中心球形引脚形式能有效地縮短訊號的傳導距離，訊號衰减也隨之减少，晶片的抗干擾、抗噪效能更强，存取時間比BGA减少15～20，完全能適應DDRⅡ，DRDRAM等超高頻率記憶體晶片的實際需要。

4）CSP可容易地制造出超過1000根訊號引脚數，即使最複雜的記憶體晶片都能封裝，在引脚數相同的情况下，CSP的組裝遠比BGA容易。 CSP還可進行全面老化、篩選、測試，且操作、修整方便，能獲得真正的KGD（Known GoodDie已知合格晶片）晶片。

CSP封裝結構

4、先進封裝

4.1. 堆疊封裝

-堆疊封裝分類

堆疊封裝技術是一種對兩個以上晶片（片芯、籽芯）、封裝器件或電路卡進行機械和電力組裝的方法，在有限的空間內成倍提高記憶體容量，或實現電子設計功能，解决空間、互連受限問題。

堆疊封裝分為定制堆疊和標準商業堆疊兩大類型：前者是通過晶片層次工藝高密度化，其設計和製造成本相對較高； 後者採用板卡堆疊、柔性電路連接器聯接、封裝後堆疊、晶片堆疊式封裝等管道，其成本比採用單晶片封裝器件的記憶體模塊高平均15～20%。 應該看到，晶片堆疊式封裝的成本效率最高，在一個封裝體內有2～5層晶片堆疊，從而能在封裝面積不變的前提下，有效利用立體空間提高存儲容量，主要用於DRAM、閃存和SRAM。 另外，通過堆疊TSOP可分別節約50或77的板級面積。

多晶片封裝結構

4.2. 堆疊封裝的特點

晶片堆疊封裝主要強調用於堆疊的基本“元素”是晶圓切片。

多晶片封裝、堆疊晶片尺寸封裝、超薄堆疊晶片尺寸封裝等均屬於晶片堆疊封裝的範疇。 晶片堆疊封裝技術優勢在於採用减薄後的晶圓切片可使封裝的高度更低。

堆疊封裝有兩種不同的表現形式，即PoP堆疊（Package on Package，PoP）和PiP堆疊（Package in Package Stacking，PiP）。

PoP堆疊使用經過完整測試且封裝完整的晶片，其製作管道是將完整的單晶片或堆疊晶片堆疊到另外一片完整單晶片或堆疊晶片的上部。 其優勢在於參與堆疊的基本“元素”為成品晶片，所以該製程理論上可將符合堆疊要求的任意晶片進行堆疊。

PiP堆疊使用經過簡單測試的內部堆疊模塊和基本組裝封裝作為基本堆疊模塊，但受限於內部堆疊模塊和基本組裝封裝的低良率，PiP堆疊成品良率較差。 但PiP的優勢也十分明顯，即在堆疊中可使用焊接工藝實現堆疊連接，成本較為低廉。

PoP封裝外形高度高於PiP封裝，但是裝配前各個器件可以單獨完整測試，封裝後的成品良率較好。

堆疊封裝技術中封裝後成品體積最小的應屬3D封裝技術。

3D封裝可以在更小，更薄的封裝殼內封裝更多的晶片。 按照結構可3D封裝分為晶片堆疊封裝和封裝堆疊封裝。

4.3. 晶圓級封裝（WLP）

4.3.1. WLP的優勢

晶圓級封裝（WLP）就是在封裝過程中大部分工藝過程都是對晶圓（大圓片）進行操作，對晶圓級封裝（WLP）的需求不僅受到更小封裝尺寸和高度的要求，還必須滿足簡化供應鏈和降低總體成本，並提高整體效能的要求。

晶圓級封裝提供了倒裝晶片這一具有極大優勢的製程，倒裝晶片中晶片面朝下對著印刷電路板（PCB），可以實現最短的電路徑，這也保證了更高的速度，降低成本是晶圓級封裝的另一個推動力量。

器件採用批量封裝，整個晶圓能够實現一次全部封裝。 在給定晶片上封裝器件的成本不會隨著每片晶片的裸片數量而改變，因為所有工藝都是用掩模工藝進行的加成和減法的步驟。

4.3.2. WLP製程的兩種類型

總體來說，WLP製程有兩種類型：“扇入式”（fan-in）和“扇出式”（fan-out）晶圓級封裝。

傳統扇入WLP在晶圓未切割時就已經形成。 在裸片上，最終的封裝器件的二維平面尺寸與晶片本身尺寸相同。 器件完全封裝後可以實現器件的單一化分離（singulation）。 囙此，扇入式WLP是一種獨特的封裝形式，並具有真正裸片尺寸的顯著特點。 具有扇入設計的WLP通常用於低輸入/輸出（I/O）數量（一般小於400）和較小裸片尺寸的工藝當中。

另一方面，隨著封裝技術的發展，逐漸出現了扇出式WLP。 扇出WLP初始用於將獨立的裸片重新組裝或重新配寘到晶圓工藝中，並以此為基礎，通過批量處理、構建和金屬化結構，如傳統的扇入式WLP後端處理，以形成最終封裝。

扇出式WLP可根據工藝過程分為晶片先上（Die First）和晶片後上（Die Last），晶片先上工藝，簡單地說就是先把晶片放上，再做佈線（RDL），晶片後上就是先做佈線，測試合格的單元再把晶片放上去，晶片後上工藝的優點就是可以提高合格晶片的利用率以提高成品率，但工藝相對複雜。 eWLB就是典型的晶片先上的Fan out工藝，長電科技、星科金朋的Fan- out，安靠（Amkor）的葡萄牙工廠均採用的晶片先上的工藝。 TSMC的INFO也是晶片先上的Fan-out產品。 安靠和ASE也都有自己成熟的晶片後上的Fan-out工藝。

WLP製程的兩種類型

在電子設備的發展歷史中，WLP封裝技術的推廣產生了很多全新的產品，智能手機是WLP發展的最大推動力。

隨著金線價格的上漲，一些公司也正在考慮採用WLP作為低成本替代方案，而不是採用引線鍵合封裝，尤其是針對更高引脚數的器件。 最近幾年中，WLP也已經被廣泛用於圖像感測器的應用中。 現時，矽通孔（TSV）製程已被納入用於封裝圖像感測器的WLP解決方案。 其他更新的封裝技術也在逐漸發展，並與現有的WLP製程進行綜合，例如三維（3D）集成製程。

4.3.3. 2.5D/3D先進封裝集成工藝

新興的2.5D和3D製程有望擴展到倒裝晶片和晶圓級封裝工藝中。 通過使用矽仲介層（Interposers）和矽通孔（TSV）製程，可以將多個晶片進行垂直堆疊。 TSV堆疊製程實現了在不新增IC平面尺寸的情况下，融合更多的功能到IC中，允許將更大量的功能封裝到IC中而不必新增其平面尺寸，並且矽仲介層用於縮短通過集成電路中的一些關鍵電通路來實現更快的輸入和輸出。 囙此，使用先進封裝技術封裝的應用處理器和記憶體晶片將比使用舊製程封裝的晶片小約30或40，比使用舊製程封裝的晶片快2～3倍，並且可以節省高達40或者更多的功率。

2.5D和3D製程的複雜性以及生產這些晶片的IC製造商（Fab）和外包封裝/測試廠商的經濟性意味著IDM和代工廠仍需要處理前端工作，而外包封裝/測試廠商仍然最適合處理後端過程，比如通過露出、凸點、堆疊和測試。 外包封裝/測試廠商的工藝與生產主要依賴於內挿件的製造，這是一種對製程要求較低的成本敏感型工藝。

三維封裝可以更高效地利用矽片，達到更高的“矽片效率”。 矽片效率是指堆疊中的總基板面積與占地面積的比率。 囙此，與其他2D封裝技術相比，3D製程的矽效率超過了100。 而在延遲方面，需要通過縮短互連長度來减少互連相關的寄生電容和電感，從而來减少訊號傳播延遲。 而在3D製程中，電子元件相互靠得很近，所以延遲會更少。 相類似，3D製程在降低雜訊和降低功耗方面的作用在於减少互連長度，從而减少相關寄生效應，從而轉化為效能改進，並更大程度的降低成本。 此外，採用3D製程在降低功耗的同時，可以使3D器件以更高的頻率運行，而3D器件的寄生效應、尺寸和雜訊的降低可實現更高的每秒轉換速率，從而提高整體系統性能。

3D集成製程作為2010年以來得到重點關注和廣泛應用的封裝技術，通過用3D設備取代單晶片封裝，可以實現相當大的尺寸和重量降低。 這些减少量的大小部分取決於垂直互連密度和可獲取性（accessibility）和熱特性等。 據報導，與傳統封裝相比，使用3D製程可以實現40～50倍的尺寸和重量减少。 舉例來說，德州儀器（TI）的3D裸片封裝與離散和平面封裝（MCM）之間的體積和重量相比，可以减少5～6倍的體積，並且在分立封裝技術上可以减少10～20倍。 此外，與MCM製程相比，重量减少2～13倍，與分立元件相比，重量减少3～19倍。 此外，封裝技術中的一個主要問題是晶片佔用面積，即晶片佔用的印刷電路板（PCB）的面積。 在採用MCM的情况下，晶片佔用面積減少20～90，這主要是因為裸片的使用。

4.3.4. 系統級封裝SiP製程

SiP是電晶體封裝領域的最高端的一種新型封裝技術，將一個或多個IC晶片及被動元件綜合在一個封裝中，綜合了現有的芯核資源和電晶體生產工藝的優勢。 SiP是為整機系統小型化的需要，提高電晶體功能和密度而發展起來的。 SIP使用成熟的組裝和互連製程，把各種集成電路如CMOS電路、GaAs電路、SiGe電路或者光電子器件、MEMS器件以及各類無源元件如電阻、電容、電感等集成到一個封裝體內。

自從1960年代以來，集成電路的封裝形式經歷了從雙列直插、四周扁平封裝、焊球陣列封裝和圓片級封裝、晶片尺寸封裝等階段。 而小型化、輕量化、高性能、多功能、高可靠性和低成本的電子產品的總體發展趨勢使得單一晶片上的電晶體數目不再是面臨的主要挑戰，而是要發展更先進的封裝及時來滿足產品輕、薄、短、小以及與系統綜合的需求， 這也使得在獨立的系統（晶片或者模塊）內充分實現晶片的功能成為需要克服的障礙。

這樣的背景是SiP逐漸成為近年來集成電路研發機構和半導體廠商的重點研究對象。 SiP作為一種全新的集成方法和封裝技術，具有一系列獨特的製程優勢，滿足了當今電子產品更輕、更小和更薄的發展需求，在微電子領域具有廣闊的應用市場和發展前景。

-- SIP/SOP封裝

近年來，隨著消費類電子產品（尤其是移動通信電子產品）的飛速發展，使得三維高密度系統級封裝（3D SiP，System in Package/SoP，System on Package）成為了實現高性能、低功耗、小型化、異質工藝集成、低成本的系統集成電子產品的重要製程方案， 國際電晶體技術路線（ITRS）已經明確SiP/SoP將是未來超越摩爾（More than Moore）定律的主要製程。

SiP從結構方向上可以分為兩類基本的形式，一類是多塊晶片平面排布的二維封裝結構（2D SiP），另一類是晶片垂直疊裝的三維封裝/集成結構（3D SiP）.

SIP封裝分類

在2D SiP結構中，晶片並排水准貼裝在基板上的，貼裝不受晶片尺寸大小的限制，工藝相對簡單和成熟，但其封裝面積相應地比較大，封裝效率比較低。 3D SiP可實現較高的封裝效率，能最大限度地發揮SiP的製程優勢，是實現系統集成的最為有效的製程途徑，實際上涉及多種先進的封裝技術，包括封裝堆疊（PoP）、晶片堆疊（CoC）、矽通孔（TSV）、埋入式基板（Embedded Substrate）等，也涉及引線鍵合、倒裝晶片、微凸點等其他封裝工藝。 3D SiP的基本概念正是將可能實現的多種功能集成於一個系統中，包括微處理器、記憶體、類比電路、電源轉化模塊、光電器件等，還可能將散熱通道等部件也集成在封裝中，最大程度的體現SiP的製程優勢。

系統級封裝技術可以解决現時我們遇到的很多問題，其優勢也是越來越明顯，如產品設計的小型化、功能豐富化、產品可靠性等，產品製造也越來越極致，尤為重要的是，提高了生產效率，並大幅降低了生產成本。 當然，難點也是存在的，系統級封裝的實現，需要各節點所有製程，而不是某一製程所能實現的，這對封裝企業來說，就需要有足够的封裝技術積累及可靠的封裝平臺支撐，如高密度模組製程、晶圓級封裝技術等。

-- 多晶片組件封裝（MCM）

多晶片組件（MCM）屬於系統級封裝，是電子封裝技術層面的大突破。 MCM是指一個封裝體中包含通過基板互連起來，共同構成整個系統的封裝形式的兩個或兩個以上的晶片。 並為組件中的所有晶片提供訊號互連、I/O管理、熱控制、機械支撐和環境保護等條件。 根據所用多層佈線基板的類型不同，MCM可分為疊層多晶片組件（MCM-L）、陶瓷多晶片組件（MCM-C）、澱積多晶片組件（MCM-D）以及混合多晶片組件（MCM–C/D）等。

多晶片封裝製程從某種程度上而言可以减少由晶片功能過於複雜帶來的研發壓力。 由於多晶片方案可以使用完全獨立的成熟晶片搭建系統，無論從成本角度還是從製程角度考慮，單晶片方案的研發難度遠大於多晶片方案。 現階段產品發展的趨勢為小型化可擕式產品，產品外部尺寸的縮小將壓縮晶片可用佈線空間，這就迫使封裝技術改善封裝的尺寸來適應更小型的產品。

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