PCB技術 - 高速PCB中高速信號完整性設計

隨著集成電路輸出開關速度提高以及PCB板密度新增，信號完整性（Signal integrity，SI）已經成為高速PCB設計必須關心的問題之一。 元器件和PCB板的參數、元器件在PCB板上的佈局、高速訊號的佈線等因素，都會引起高速信號完整性問題，導致系統工作不穩定，甚至完全不工作。

隨著時代高速發展，越來越多的產品及系統需要面對愈發嚴格的效能要求和日益增多的資料處理量，這就促使高速PCB設計逐漸成為現在的PCB工程師必須掌握的進階技能之一。

良好的高速信號完整性，是指訊號在需要的時候能以正確的時序和電壓電平數值做出響應。 反之，當訊號不能正常響應時，就出現了信號完整性問題。

高速信號完整性問題會導致或直接帶來訊號失真、定時錯誤、不正確數據、地址和控制線以及系統誤工作，甚至系統崩潰。

PCB的高速信號完整性問題主要包括訊號反射、串擾、訊號延遲和時序錯誤。

1、PCB高速信號完整性問題-反射

訊號在傳輸線上傳輸時，當高速PCB上傳輸線的特徵阻抗與訊號的源端阻抗或負載阻抗不匹配時，訊號會發生反射，使訊號波形出現過沖、下沖和由此導致的振鈴現象。

過沖（Overs hoot）是指訊號跳變的第一個峰值（或穀值），它是在電源電平之上或參攷地電平之下的額外電壓效應。

下沖（Unders hoot）是指訊號跳變的下一個穀值（或峰值）。 過大的過沖電壓經常長期性地衝擊會造成器件的損壞，下沖會降低雜訊容限，振鈴新增了訊號穩定所需要的時間，從而影響到系統時序。

2、PCB高速信號完整性問題-串擾

在PCB中，串擾是指當訊號在傳輸線上傳播時，因電磁能量通過互容和互感耦合對相鄰的傳輸線產生的不期望的雜訊干擾，它是由不同結構引起的電磁場在同一區域裏的相互作用而產生的。 互容引發耦合電流，稱為容性串擾。 而互感引發耦合電壓，稱為感性串擾。 在PCB上，串擾與走線長度、訊號線間距，以及參攷地平面的狀況等有關。

3、PCB高速信號完整性問題-訊號延遲和時序錯誤

訊號在PCB的導線上以有限的速度傳輸，訊號從驅動端發出到達接收端，其間存在一個傳輸延遲。 過多的訊號延遲或者訊號延遲不匹配可能導致時序錯誤和邏輯器件功能混亂。

確保高速信號完整性的PCB設計方法

在PCB設計過程中想要較好地確保信號完整性，可以從以下幾個方面來考慮。

1、電路設計上的考慮。 包括控制同步切換輸出數量，控制各單元的最大邊沿速率（dI/dt和dV/dt），從而得到最低且可接受的邊沿速率。 為高輸出功能塊（如時鐘驅動器）選擇差分訊號。 在傳輸線上端接無源元件（如電阻、電容等），以實現傳輸線與負載間的阻抗匹配。

2、最小化平行佈線的走線長度。

3、元件擺放要遠離I/O互連介面和其他易受干擾及耦合影響的區域，儘量减小元件間的擺放間隔。

4、縮短訊號走線到參攷平面的距離間隔。

5、降低走線阻抗和訊號驅動電平。

6、終端匹配。 可新增終端匹配電路或者匹配元件。

7、避免相互平行的走線佈線，為走線間提供足够的走線間隔，减小電感耦合。

高速信號完整性是高速PCB設計中不可忽視的一個重要概念，要保證高速PCB具有良好的高速信號完整性，PCB工程師需要綜合多種影響因素，合理佈局、佈線，從而提高產品效能。