PCB技術 - 如何提高PCB的抗干擾能力和EMC？

在用處理器開發電子產品時，今天ipcb來講解如何提高抗干擾能力和電磁兼容？

1、以下系統應特別注意抗電磁干擾：

(1) 時鐘頻率高、總線週期快的系統。

(2)系統包含大功率、大電流驅動電路，如火花產生繼電器、大電流開關等。

(3)系統包括弱模擬信號電路和高a/D轉換電路。

2、為提高系統的抗電磁干擾能力，採取了以下措施：

(1)選用低頻單片機

選擇外部時鐘頻率較低的單片機，可以有效降低噪聲，提高系統的抗干擾能力。對於頻率相同的方波和正弦波，方波的高頻分量遠大於正弦波。方波高頻分量的幅值雖然比基波小，但頻率越高越容易發射成為噪聲源。微控制器產生的有影響的高頻噪聲大約是時鐘頻率的三倍。

(2) 減少信號傳輸中的失真

微控制器主要由高速CMOS技術製成。信號輸入靜態輸入電流1mA左右，輸入電容10PF左右，輸入阻抗很高，高速CMOS電路的輸出端有相當大的負載能力，也就是相當大的輸出價值。如果將一個門的輸出端通過一條長線引到高輸入阻抗的輸入端，反射問題就很嚴重，會引起信號失真，增加系統噪聲。當 TPD ＞ TR 時，就成為傳輸線問題。必須考慮信號反射、阻抗匹配等。

信號在印製電路板上的延遲時間與引線的特性阻抗有關，即印製電路板材料的介電常數。可以粗略地認為，印刷電路板引線中信號的傳輸速度約為光速的1 / 3到1 / 2。由微控制器組成的系統中邏輯電話組件的tr（標準延遲時間）在3到18ns之間。

在印刷電路板上，信號通過一個7W的電阻和一個25cm長的引線，在線延遲時間約為4~20ns。也就是說印製電路上的引線越短越好，長度不能超過25cm。而且過孔的數量也應該盡量少，不要超過2個。

當信號的上升時間快於信號的延遲時間時，應按快速電子進行處理。這時就要考慮傳輸線的阻抗匹配。對於印刷電路板上的集成塊之間的信號傳輸，需要避免TD＂TRD的情況。印刷電路板越大，系統的速度就越慢。

印製電路板設計的一條規則總結如下：

當信號在印製板上傳輸時，延遲時間不得大於所用器件的標稱延遲時間。

(3) 減少信號線之間的交叉干擾

a點上升時間為TR的階躍信號通過引線ab傳送到B端。AB線上信號的延遲時間為TD。在D點，由於a點信號的前向傳輸，到達B點後的信號反射以及AB線的延遲，TD時間後會感應出一個寬度為TR的尋呼脈衝信號。在C點，由於信號在AB上的傳輸和反射，會感應出寬度為AB線上信號延遲時間兩倍的正脈衝信號，即2TD正脈衝信號。這是信號之間的交叉干擾。干擾信號的強弱與C點信號的di/at和線間距離有關。當兩條信號線不是很長時，在AB上實際看到的是兩個脈衝的疊加。

採用CMOS技術製成的微控制器具有高輸入阻抗、高噪聲和高噪聲容限。數字電路疊加了100～200mV的噪聲，不影響其工作。如果第一次模擬考試是AB信號，干擾就變得無法忍受。如果印製電路板是四層板，其中一塊是大面積的地，或者是雙面板，而信號線的對面是大面積的地，信號之間的交叉干擾就會減少。

原因是信號線的特性阻抗大面積降低，信號在d端的反射大大降低。特性阻抗與信號線與地之間的介電常數的平方成反比，與電介質厚度的自然對數成正比。如果第一次模擬考試是AB，就可以避免CD對AB的干擾。AB線下方有一大片區域。AB線到CD線的距離大於AB線到地的距離。可採用局部屏蔽接地，接地線可在有引線結的一側的引線左右兩側佈置。

(4) 降低電源噪聲

電源不僅為系統提供能量，而且還給電源增加了噪聲。電路中單片機的複位線、中斷線等控制線容易受到外界噪聲的干擾。對電網的強干擾通過電源進入電路。即使在電池供電的系統中，電池本身也有高頻噪聲。模擬電路中的模擬信號經不起電源的干擾。

(5)注意PCB及元器件的高頻特性

在高頻情況下，引線、過孔、電阻、電容、連接器、電感和電容在印刷電路板上的分佈也不容忽視。電容的分佈電感不容忽視，電感的分佈電容也不容忽視。當導線的長度大於噪聲頻率對應波長的 1 / 20 時，就會發生天線效應，噪聲會通過導線發射出去。

(6)組件的佈局要合理劃分

在印刷電路板上佈置元器件時，應充分考慮抗電磁干擾問題。原則之一是元件之間的引線應盡可能短。

(7) 使用好去耦電容

一個好的高頻去耦電容可以去除高達 1GHz 的高頻成分。陶瓷貼片電容器或多層陶瓷電容器的高頻特性更好。在印刷電路板的設計中，每個集成電路的電源和地之間都要加一個去耦電容。去耦電容有兩個作用：一方面是集成電路的儲能電容，提供和吸收集成電路門開啟和關閉瞬間的充放電能量；另一方面，它繞過了設備的高頻噪聲。在數字電路中，0.1uF的典型去耦電容具有5NH分佈電感，其並聯諧振頻率約為7MHz，