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PCB資訊

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PCB設計中防止串擾的3W規則
2019-09-24
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Author:ipcb      Share


串擾是指由於平行線較長而引起PCB上不同網絡之間的相互干擾,主要是由於平行線之間的分佈電容和電感。克服串擾的主要措施是:
增加平行線間距,遵循3W規則。
在平行線之間插入接地隔離器。
減少佈線層與地平面之間的距離。


3 W 規則

為了減少線間串擾,線間距要足夠大。當線中心間距不小於3倍線寬時,可以保持70%的電場互不干擾,稱為3W規則。要達到98%的電場互不干擾,可以使用10W的間距。


在實際PCB設計中,3W規則不能完全滿足避免串擾的要求。


根據實際經驗,如果沒有屏蔽地,上面印的信號線之間的距離要大於LCM,防止串擾,所以在PCB電路佈線中,需要噪聲信號(如時鐘線)和噪聲信號,而EFTlB,“臟”“乾淨”等ESD干擾需要在線保護,不僅要強制使用3w規則,還要對地包進行屏蔽處理,以防止串擾的發生.


此外,為避免串擾在PCB,PCB設計和佈局,應考慮例如:


1、按功能劃分邏輯器件系列,嚴格控制總線結構。
2. 盡量減少組件之間的物理距離。
3、高速信號線及元器件(如晶振)應遠離I/()互連接口等易受數據干擾和耦合影響的區域。
4、為高速線路提供正確的接線端子。
5. 避免長距離平行佈線,並在佈線之間提供足夠的間距,以盡量減少電感耦合。
6、相鄰層(微帶或條帶)上的佈線應相互垂直,以防止層間電容耦合。
7. 減少信號與地平面之間的距離。
8、分離隔離高噪聲發射源(時鐘、I/O、高速互連),不同信號分佈在不同層。
9、盡量增加信號線之間的距離,可以有效降低電容串擾。
10、降低引線電感,避免在電路中使用阻抗很高的負載和阻抗很低的負載,盡量使模擬電路的負載阻抗穩定在loQ~lokQ之間。因為高阻抗負載會增加容性串擾,當使用非常高的阻抗負載時,由於工作電壓高,電容串擾會增加,而當使用非常低阻抗負載時,由於工作電流大,電感串擾會增加。
11、在PCB內層鋪設高速週期信號。
12、採用阻抗匹配技術,保證BT信號的完整性,防止過衝。
13、注意上升沿快(tr≤3ns)的信號,進行接地抗串擾處理,在PCB邊緣佈置一些受EFTlB或ESD干擾而未被過濾的信號線。
14. 盡可能使用地平面。使用地平面的信號線會比不使用地平面的信號線衰減15~20dB。
15、信號高頻信號和敏感信號都包含在地面處理中,雙面板採用地面覆蓋技術,衰減10~15dB。
16. 使用平衡線、屏蔽線或同軸線。
17、過濾騷擾信號線和敏感線。
18、合理設置層數和佈線,合理設置佈線層數和佈線間距,減少並行信號長度,減少信號層與平面層間距,增加信號線間距,減少長度平行信號線(在密鑰長度範圍內)可以有效減少串擾。