專注高頻電路板,高速電路板,IC封裝基板,HDI基板,軟硬結合板,雙面多層板等PCB板製造,PCB設計及PCBA代工。
愛彼電路 - 值得信賴的PCB電路板製造企業!聯絡我們
0
PCB技術

PCB技術 - 阻抗模型講解及阻抗計算

PCB技術

PCB技術 - 阻抗模型講解及阻抗計算

阻抗模型講解及阻抗計算
2023-02-10
View:2223
Author:愛彼電路      分享文章

阻抗計算

下麵以如圖1所示的八層板疊層為例來介紹下相關阻抗的計算方法

八層板疊層

圖1-八層板疊層

微帶線阻抗計算

1、表層(Top/Bot層)參攷第二層,單端阻抗選用CoatedMicrostrip1B模型,單端50歐姆阻抗計算方法如圖2所示,最後得到表層50歐姆單端線寬為6mil。

(Top/Bot層)單端阻抗計算

圖2-表層(Top/Bot層)單端阻抗計算

2、表層差分阻抗選用Edge-CoupledCoated Microstrip1B模型,差分100歐姆阻抗計算如圖3所示,最後得到的表層100歐姆差分線寬線距為4.7/8mil。

(Top/Bot層)差分阻抗計算

圖3-表層(Top/Bot層)差分阻抗計算

3、表層(Top/Bot層)射頻訊號50歐姆阻抗的計算:

因為射頻訊號要有足够寬的線寬,在阻抗不變的情况下,加大線寬就必須新增阻抗線到參攷層的距離,所以50歐姆射頻訊號要做隔層參攷也就是參攷第三層,阻抗模型選用CoatedMicrostrip2B阻抗計算方法如圖4所示,最後得到表層50歐姆射頻訊號的線寬為15.7mil。

表層50歐姆射頻訊號阻抗計算

圖4-表層50歐姆射頻訊號阻抗計算

4、微帶線阻抗計算參數說明:

H1是表層到參攷層的介質厚度,不包括參攷層的銅厚;

C1,C2,C3是綠油的厚度,一般綠油厚度在0.5mil~1mil左右,所以保持默認就好,其厚度對阻抗的影響不是很大;

T1的厚度一般為表層基銅銅厚加電鍍的厚度,1.8mil為0.5OZ(基銅厚度)+Plating的結果;

一般W1是板上走線的寬度,由於加工後的線為梯形,所以W2


帶狀線阻抗計算

1、帶狀線(Art03和Art06層)內層單端阻抗選用Offeset Stripline1B1A模型,50歐姆阻抗計算方法如圖5所示,計算出來的內層50歐姆單端線寬為5mil。

內層50歐姆單端阻抗計算

圖5-內層50歐姆單端阻抗計算


2、帶狀線(Art03和Art06層)內層差分阻抗選用Edge-Coupled Offeset Stripline模型1B1A,100差分歐姆阻抗計算方法如圖6所示,計算出來的內層100歐姆差分線寬線距為4.3/9mil。

內層100歐姆差分阻抗計算

圖6-內層100歐姆差分阻抗計算


3、帶狀線阻抗計算參數說明:

H1是導線到參攷層之間core的厚度,H2是導線到參攷層之間pp厚度(考慮pp流膠情况); 如圖7-14和7-15阻抗計算圖所示,以ART03為例,H1就是GND02到ART03之間的介質厚度為5.12mil,而H2則是GND04到ART03之間的介質厚度再加上銅厚,所以H2的值應該為14mil+1.2mil=15.2mil;

Er1和Er2之間的介質不同時,可以填各自對應的介電常數;

T1的厚度一般為內層銅厚; 當為HDI板時,需要注意內層是否有電鍍,有電鍍的話需要將電鍍的厚度加上去。

共面波導阻抗計算


上述是常見的阻抗計算,然而有部分PCB板厚較厚,層數較少,利用上述方法沒有辦法計算出阻抗線的具體參數,這個時候就要考慮共面波導模型,這種模型是訊號線參攷其旁邊的地線做阻抗,一般在雙面板的場合用的比較多。

1、單端50歐姆,選用Coated Coplanar Strips With Ground1B模型,其阻抗計算方法如圖7所示,計算結構為阻抗線寬14mil,阻抗線到地線的距離4mil,地線的寬度為20mil。

50歐姆共面波導阻抗模型計算

圖7-50歐姆共面波導阻抗模型計算


2、差分100歐姆,選用Diff Coated Coplanar Strips With Ground1B,其阻抗計算方法如圖8所示,計算結果為100歐姆差分線寬線距為6/5mil,差分線到地線的距離為7mil,地線線寬為20mil。

100歐姆差分共面波導阻抗模型計算

圖8-100歐姆差分共面波導阻抗模型計算


3、共面波導阻抗計算參數說明:

H1是阻抗線到最近參攷層的介質厚度;

G1和G2是伴隨地的寬度,一般是越大越好;

D1是到伴隨地之間的間距。


4、阻抗計算的幾個注意事項

線寬寧願寬,不要細。

因為我們知道制程裏存在細的極限,寬是沒有極限的。 如果到時候板廠為了調阻抗把線寬調細而碰到細的極限時那就麻煩了,要麼新增成本,要麼範松阻抗管控,要麼修改設計… 所以在計算時相對寬就意味著目標阻抗稍微偏低,比如50歐姆,我們算到49歐姆就可以了,儘量不要算到51歐姆。

整體呈現一個趨勢。

我們的設計中可能有多個阻抗管控目標,那麼就整體偏大或偏小,不要100歐姆的偏大,90歐姆的偏小


考慮殘銅率和流膠量。

當半固化片一邊或兩片是蝕刻線路時,壓合過程中膠會去填補蝕刻的空隙處,這樣兩層間的膠厚度會减小,殘銅率越小,填的越多,剩下的越少。 所以如果你需要的兩層間半固化片厚度是5mil,要根據殘銅率選擇稍厚的半固化片(4)指定玻璃布型號和含膠量。

看過板材datasheet都知道不同的玻璃布,不同的含膠量的半固化片或者芯板的節點係數是不同的,即使是差不多高度的也可能是3.5和4的差別,這個差別可以引起單線阻抗3歐姆左右的變化。 另外玻纖效應和玻璃布開窗大小密切相關,如果你是10Gbps或更高速的設計,而你的疊層又沒有指定資料,板廠用了單張1080的資料,那就可能出現信號完整性問題。


多和電路板廠溝通

當然殘銅率和流膠量有時候計算會有誤差,新材料的介電係數有時和標稱不一致,有的玻璃布板廠沒有備料等等都會造成設計的疊層實現不了或者交期延後。 出現這些情况的時候,最好的辦法就是在設計之初讓板廠按設計師的要求,根據他們的經驗設計個疊層,經過多次的溝通和確認,這樣最多幾個來回就可以得到理想的疊層,方便後續的阻抗與電路設計。